Hello<br><br>And&nbsp; lspci -vb&nbsp;&nbsp; ??<br><br>Regards<br><br><div><span class="gmail_quote">On 5/4/07, <b class="gmail_sendername">Daniel Pittman</b> &lt;<a href="mailto:daniel@rimspace.net">daniel@rimspace.net</a>&gt; wrote:</span>

<blockquote class="gmail_quote" style="border-left: 1px solid rgb(204, 204, 204); margin: 0pt 0pt 0pt 0.8ex; padding-left: 1ex;">Steve Edwards &lt;<a href="mailto:asterisk.org@sedwards.com">asterisk.org@sedwards.com</a>&gt; writes:

<br><br>&gt; I see the following on one of my new servers:<br>&gt;<br>&gt; -ts10::sedwards:~$ cat /proc/interrupts<br>&gt;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; CPU0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; CPU1&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; CPU2&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; CPU3<br>&gt;&nbsp;&nbsp;&nbsp;&nbsp;0:&nbsp;&nbsp;&nbsp;&nbsp;2979045&nbsp;&nbsp;&nbsp;&nbsp;2988620&nbsp;&nbsp; 87780075&nbsp;&nbsp; 87779501&nbsp;&nbsp;&nbsp;&nbsp;IO-APIC-edge&nbsp;&nbsp;timer

<br><br>[...]<br><br>&gt; 225:&nbsp;&nbsp;&nbsp;&nbsp;4611916&nbsp;&nbsp;&nbsp;&nbsp; 681023&nbsp;&nbsp; 84732445&nbsp;&nbsp; 89903138&nbsp;&nbsp; IO-APIC-level&nbsp;&nbsp;wct4xxp<br>&gt; NMI:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0<br>&gt; LOC:&nbsp;&nbsp;181534588&nbsp;&nbsp;181534654&nbsp;&nbsp;181534653&nbsp;&nbsp;181534652<br>&gt; ERR:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0

&gt; MIS:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0 &gt; &gt; -ts10::sedwards:~$ ps -e | grep bal &gt;&nbsp;&nbsp; 2633 ?&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;00:00:00 irqbalance &gt; &gt; Should I be concerned that cpu1 is servicing only 700,000 interrupts &gt; from my te410p while cpu3 is servicing almost 90,000,000?

&gt; &gt; I thought this is what irqbalance was for... Actually, what you *really* want (for performance reasons) is to have one CPU handle *all* the interrupts and all the threads that talk to hardware for that card, if possible.

<br><br>Every time you move the IRQ to a different CPU you lose a bunch of<br>cycles reloading data from main memory into the L2 and L1 cache, cycles<br>that can&#39;t be used elsewhere.<br><br>Binding that interrupt to one specific CPU -- and your NIC to a

<br>different CPU -- is generally a good idea.&nbsp;&nbsp;If you can keep the threads<br>that handle those signals and the hardware on that same CPU you increase<br>efficiency a bit more.<br><br>Moving the IRQ has plenty of cost and isn&#39;t a great plan.&nbsp;&nbsp;:)

<br><br>Regards,<br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Daniel<br>--<br>Digital Infrastructure Solutions -- making IT simple, stable and secure<br>Phone: 0401 155 707&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;email: <a href="mailto:contact@digital-infrastructure.com.au">contact@digital-infrastructure.com.au

</a><br>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp; <a href="http://digital-infrastructure.com.au/">http://digital-infrastructure.com.au/</a><br><br>_______________________________________________<br>--Bandwidth and Colocation provided by <a href="http://Easynews.com">

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</a><br></blockquote></div><br>